Publication detail

IndiRA: Design and Implementation of a Pipelined RISC-V Processor

Year: 2023

Type of publication: článek ve sborníku

Name of source: 33rd International Conference Radioelektronika, Radioelektronika 2023

Publisher name: IEEE (Institute of Electrical and Electronics Engineers)

Place: New York

Page from-to: nestránkováno

Titles:

Language	Name	Abstract	Keywords
cze	IndiRA: Návrh a implementace pipelined procesoru RISC-V	Vývoj technologií strojového učení a internetu věcí vyžaduje rychlé zpracování. RISC-V je open-source architektura založená na redukované instrukční sadě a procesor založený na této architektuře lze podle toho upravit. Základní rozšíření celočíselných instrukcí podporuje prostředí operačního systému a je vhodné i pro vestavné systémy. Jedná se o 32bitové instrukční rozšíření a je definováno jako RV32I. V tomto článku navrhujeme 32bitové jádro procesoru RISC-V založené na celočíselných instrukcích. Navrhované jádro má pětistupňovou pipeline, včetně optimalizované aritmetické a logické jednotky. Fáze načítání instrukcí je sloučena s dynamickou predikcí větvení ve fázi pre-fetch do dvoustupňové pipeline. Procesor je implementován pomocí Verilog HDL a využití zdrojů je ověřeno pro FPGA. Výsledky ukazují, že navržený modul má o 30 % lepší výkon než nejvýkonnější procesor (s ohledem na pracovní frekvenci) a vykázal 17,6% zlepšení navrženého jádra.	RISC-V ISA; AXI; RoCC; rozhraní; procesor
eng	IndiRA: Design and Implementation of a Pipelined RISC-V Processor	The development of Machine Learning and IoT technology requires fast processing. RISC-V is an open-source reduced instruction set-based instruction set architecture, and the processor based on this architecture can be modified accordingly. The base integer instruction extension supports the operating system environment and is also suitable for embedded systems. It is a 32-bit instruction extension and is defined as RV32I. In this paper, we propose a 32-bit integer instruction-based RISC-V processor core. The proposed core has a five-stage pipeline, including the optimized arithmetic and logic unit. The instruction fetch stage is merged with the pre-fetch stage dynamic branch prediction into a two-stage pipeline. The processor is implemented using Verilog HDL, and the resource utilization is verified for FPGA. The results show that the proposed module performs 30% better than the best-performing processor (considering operating frequency) and showed a 17.6% improvement in the proposed core.	RISC-V ISA; AXI; RoCC; interface; processor

Search

Login for students

Login for employees

Publication detail

Department

Map

Services

Popular Links