Login for students

Login for employees

Publication detail

Integrated ABB and DVS: A Post-silicon Tuning Approach for Parametric Yield Enhancement in Sub-45nm CMOS Technology
Authors: Dutt Sunil | Pidanič Jan | Němec Zdeněk | Nandi Sukumar | Trivedi Gaurav
Year: 2019
Type of publication: článek ve sborníku
Name of source: 2019 29TH INTERNATIONAL CONFERENCE RADIOELEKTRONIKA (RADIOELEKTRONIKA)
Publisher name: IEEE
Place: NEW YORK
Page from-to: 119-122
Titles:
Language Name Abstract Keywords
cze Integrated ABB and DVS: Post-silicon ladící přístup pro zvýšení parametrů v technologii CMOS Sub-45nm 115/5000 Integrované ABB a DVS: přístup po vyladění křemíku pro parametrické vylepšení výnosu v technologii CMOS Sub-45nm Během posledních deseti let byly variace parametrů procesu jednou z klíčových výzev designu. Na úrovni abstrakce obvodu způsobují odchylky procesních parametrů odchylky v konstrukčních specifikacích, které ohrožují parametrický výnos, což má za následek náklady na polovodičový průmysl. Post-silicon tuning, jako je Adaptive Body Bias (ABB) and Dynamic Voltage Scaling (DVS) jsou nejčastěji používanými technikami ke zmírnění dopadů změn parametrů procesu. Protože se však změny parametrů procesu zhoršují s pokračujícím škálováním technologie CMOS, dosažitelný výkon samotným ABB nebo DVS je omezený. V tomto článku nejprve zkoumáme vliv změn parametrů procesu na parametrickou ztrátu výnosu. Dále navrhujeme rámec, který integruje techniky ABB a DVS pro účinné zmírnění dopadů změn parametrů procesu i pro technologii CMOS pod 45nm. Testujeme navržený přístup w.r.t. Hybridní redundantní násobná a akumulační jednotka (HR-MAC), avšak navrhovaný přístup lze použít pro jakýkoli digitální obvod. Varianty parametrů procesu; Parametrické vylepšení výnosů; Post-silicon Tuning; Adaptive Body Bias; Dynamic Voltage Scaling
eng Integrated ABB and DVS: A Post-silicon Tuning Approach for Parametric Yield Enhancement in Sub-45nm CMOS Technology Over the past decade, process parameter variations have been one of the key design challenges. At circuit level of abstraction, process parameter variations cause deviation in the design specifications which threaten the parametric yield, resulting cost implication on the semiconductor industry. Post-silicon tuning, such as Adaptive Body Bias (ABB) and Dynamic Voltage Scaling (DVS) are the most commonly used techniques to mitigate the impacts of process parameter variations. However, since process parameter variations are getting aggravated with continued CMOS technology scaling, the achievable performance by ABB or DVS alone is becoming limited. In this paper, we first examine the effect of process parameter variations on parametric yield loss. Further, we propose a framework that integrates ABB and DVS techniques to effectively mitigate the impacts of process parameter variations even for sub-45nm CMOS technology. We test the proposed approach w.r.t. Hybrid Redundant Multiply-and-Accumulate (HR-MAC) unit, however the proposed approach can be utilized for any digital circuit. Process Parameter Variations; Parametric Yield Enhancement; Post-silicon Tuning; Adaptive Body Bias; Dynamic Voltage Scaling

Department

Map

en.mapy.cz

Services

Popular Links

© 2023 University of Pardubice, Studentská 95, 532 10 Pardubice 2
Phone: +420 466 036 111, 466 036 112, 466 036 113
Webmaster, RSS
Data box ID: f5vj9hu
Accessibility Statement
CC BY-NC-ND 4.0Creative CommonsAttributionNonCommercialNoDerivatives